《科创板日报》7月6日刊文（记者 黄心怡），内容来自《科创板日报》向知情人士探听的消息，今年秋华为Mate90系列或含基于韬定律的新麒麟芯片。华为于5月阐明半导体产业新指导准则——韬(τ)定律，核心是以系统性降低时间常数τ为宗旨，借助逻辑折叠(LogicFolding)等手段，持续压缩芯片内信号穿梭时延，通过此方式提升晶体管密度的水平，从而驱动半导体与电子系统不断递进。预计到2026年秋季亮相的麒麟芯片，将首次运用逻辑折叠技术，相应性能显著增强。
中国科学院科技论文预发布平台ChinaXiv上，华为技术有限公司董事、半导体业务部总裁何庭波于7月3日公布的《面向多层级电子系统的时间缩微理论》（韬定律）V2版本，在原版理论结构上增加了诸多工程落地实证、实测量化数据与产品进化轨迹，将基于时间常数τ的后摩尔时代缩放理论体系推至更全的境界。
从论文披露的资料看，与2025年麒麟9030 Pro作为基准相较，麒麟2026通过LogicFolding双层逻辑折叠，使晶体管密度从155MTr/mm²骤增至238MTr/mm²，增大约53.5%，此等幅度提升按常规需耗费三年几何微缩才能达致。不仅如此，麒麟2026在1.1V供电电压条件下，主频也增长13%达至3.1GHz；SRAM工作频率也超过40%的提高；时钟缓冲器数量逾减50%，时钟偏移减25%，线长缩减约30%。
《科创板日报》再从知情人士处听说，华为Mate 90系列将使用新麒麟芯片，即论文提及的麒麟2026。何庭波在最新论文中讲，未来十年间，逻辑折叠将从局部关键路径折叠演变为整体的多层级折叠——每个封装中会集成三层、四层乃至更多个有源层级。这种演变得益于低温混合键合技术（放宽了层与层之间的热容许度限制）以及硅通孔（TSV）着陆点从顶层金属逐步往下移至M6层，此举能释放超过30%的高层布线空间。由2026年至2035年，晶体管密度预估将达400MTr/mm²或更高数值。
与此同时，逻辑折叠使麒麟芯片得以大幅度提高CPU核心频率，并为向4GHz及以上频率迈进扫清障碍。这个路线图被认为切实可行，并且在费用上具备可行性。论文还提及，约在2030年，AI芯片昇腾990将把LogicFolding技术引入AI加速器类别。到2035年，设备集成度预增超过100倍，其中τ的压缩遍布堆栈的每层，而非单独集中在器件上。
“热管理在LogicFolding架构中是个关键难题。为处理这问题，我们采取热感应分区与布局筹划策略。设计阶段时，我们有意避免折叠高耗能回路，且从构造上防止高耗能子系统在空间邻近。”论文里写道。
“前方的规划要求颇高，但方向清晰。”何庭波表示，将τ缩放（韬定律）描述成已完成体系会带误导性。若干实质性难题尚待解答，包括工具链与方法论、晶圆间工艺变换和垂直互连开支等。
近些年，主导半导体产业过半世纪的摩尔定律正遭遇物理极限和经济效益的双重困境。面对晶体管几何微缩进程放缓、晶体管成本优势减少等难题，如何跨越传统工艺路径局限，另辟一条可持续演进通路以符合当前指数级增长的计算性能需求，已成为全球半导体行业共同面对的挑战。华为认为，韬(τ)定律是破解该难题的有效方式。
韬(τ)定律所囊括的"逻辑折叠(LogicFolding)"技术，构建了从器件、电路、芯片到系统的多层级网络。在晶体管密度受限环境下，基于"韬（τ）定律"，从底层器件到顶层系统，精细调整信号传输和处理的时间，以此优化核心构造。